Akademik Veri Yönetim Sistemi
Tezin Türü: Yüksek Lisans
Tezin Yürütüldüğü Kurum: Ankara Üniversitesi, Fen Bilimleri Enstitüsü, Türkiye
Tezin Onay Tarihi: 2015
Tezin Dili: Türkçe
Öğrenci: VAHID BABAEI AJABSHIR
Danışman: İMAN ASKERBEYLİ
Özet:Entegre devrelerin teknoloji boyutları çok hızlı bir şekilde küçüldüğünden yongalar üstündeki transistör yoğunluğu buna bağlı olarak oldukça fazla artmaktadır. Her teknoloji neslinde küçülen nanometre boyutları daha yoğun yonga tasarımlarına izin verirken üretilen bütünleşmiş devreler aşınmalara daha hassas olmakta ve üretim hatalarına neden olmaktadır. Yonga üstündeki yapıda oluşan bir tek bağ hatası bile uygulamanın bileşenleri arasındaki haberleşmeyi durdurup tüm yongayı kullanışsız hale getirebilir. Bu çalışmada Yonga-üstü-Ağ (YüA) haberleşmesiyle tasarlanmış hatalı yongaların kullanışlı hale getirilmesi amaçlanmaktadır. Bu çalışmada özellikle uygulamaya özgü YüA tasarımları için hata kaldırabilen düzensiz topoloji oluşturma yöntemi sunulmuştur. Tasarlanan YüA topolojisi varsayılan yönlendirme yolunda bir bağ hatası varsa başka bir yoldan yönlendirme yapabilmeye izin vermektedir.Çalışmamız üç ana bölümden oluşmaktadır:1. Hata kaldırabilen topoloji oluşturma (HKTO): HKTO yöntemindeki amacımız, yönlü çizge ile ifade edilen n düğümlü bir uygulama için her biri p kapı içeren yönlendirici düğümler kullanarak her bir yönlendiriciden diğer yönlendiricilere en az iki farklı yol olacak şekilde bir topoloji oluşturmaktadır.2. Uygulama eşlemesi: Hata kaldırabilir topolojiyi oluşturduktan sonra, verilen uygulama haberleşen kaynaklar arasındaki enerji tüketimini en aza indirmeyi amaçlayan benzetimli tavlama (BT) tabanlı bir eşleme algoritması ile eşlenmektedir.3. Hata kaldırabilen yönlendirme oluşturma (HKYO): Eğer yongada herhangi bir bağ hatası yoksa enerji tüketimi en az olan temel yönlendirme kullanılmaktadır. Fakat, eğer herhangi bir bağ üzerinde hata var ise muhtemelen daha fazla enerji tüketimi ve hız kaybına neden olacak farklı bir yönlendirme kullanılmalıdır. Yönlendirme tablosu oluşturmadaki amacımız, tüm tek bağ hatalarını kapsayabilen en az sayıda yönlendirme tablosunu oluşturabilmektedir. Yönlendirme seçeneği, yonganın dış bacaklarından seçilebilmektedirAbstractAs the technology sizes of integrated circuits (ICs) scale down rapidly, current transistor densities on chips dramatically increase. While nanometer feature sizes allow denser chip designs in each technology generation, fabricated ICs become more susceptible to wear-outs causing production failures. Even a single link failure within an on-chip fabric can halt communication between application blocks, which makes the entire chip useless. In this study, we aim to make faulty chips designed with Network-on-Chip (NoC) communication usable. Specifically, we present a fault-tolerant irregular topology-generation method for application-specific NoC designs. Designed NoC topology allows a different routing path if there is a link failure on the default routing path.Our work is divided into three major parts as follows:1. Fault-tolerant topology generation (FTTG): Given an application as a directed graph with